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与技术无关 半导体次世代主流工艺由成本决定
2015-11-25 11:04:07

       半导体工艺FinFET技术的路线图清晰可见,从14纳米可直达7纳米工艺节点。但是在7纳米之后的5纳米节点,半导体工艺微缩将面临最大的挑战,是能否降低成本,并非技术。先进封测技术和FD-SOI工艺将有更大的发挥空间。

 

    目前半导体市场上出现FET与3D-IC等技术不胜枚举,加上业界不断研究取得成果,包括晶圆厂与封测厂等都开始积极锁定可能的主流技术,以便提高市场竞争优势。业界也认为最终主流技术为何,其能否降低成本依旧是决定性关键。

 

    据Semiconductor Engineering网站报导,微缩成本不断增加为全球供应链注入一股不确定性。资源不虞匮乏的大厂,预期会持续进展至少到7纳米。

 

    之后是否往以更细微工艺迈进,则须视EUV、多重电子束(Multi-e-beam)等微影技术与定向自组装技术(Directed self-assembly)、量子效应、新材料与新电晶体架构发展而定。

 

    目前倾向持续推进微缩市场的厂商认为,应不会有10纳米出现,而且由于市场大多担心芯片厂预备新节点耗时过久,因此略过例如20纳米等半节点,该情形甚至也会出现在10纳米。

 

    Arteris执行长Charlie Janac表示,10纳米进展过快,导致厂商担心无法回收成本,而且市场对5纳米也持观望态度,因为其投资成本将相当可观。因此,7纳米会维持一段时间,包括GlobalFoundries副总Subramani Kengeri也认为,下一世代为7纳米并会持续一段时间。

 

    为服务器、GPU、手机与现场可程序化闸阵列(FPGA)设计芯片的厂商,过往都会积极推广最先进工艺,但其余芯片厂则不再跟随,反而偏好采用包括平面式完全空乏型绝缘层覆硅(Planar FD-SOI)、2.5D与扇出型(fan-out)及3D整合等技术。

 

    eSilicon副总Mike Gianfagna指出,届时技术将出现重叠,虽然2.5D出现让技术选项增多,但其良率仍是不确定性因素。

 

    目前让企业愿意投入研发的新动机也未成形,手机虽会继续带动系统单芯片(SoC)市场成长,但其成长率已放缓,一旦市场成熟,将让产品出现定价压力。益华电脑(Cadence)营销主管指出,成本还是最主要考虑,而且业界已开始思考从降低电子产品成本着手,特别是降低芯片成本。

 

    传统上,每一代新工艺问世后,市场都必须能出现大量采用才能让晶圆厂继续投资新工艺,但28纳米后,由于各家工艺皆不同,代表工具、IP与设备都需客制化。一旦进入16/14纳米后,不确定性因素还包括EUV与电子束微影是否问世等,因此更让厂商不愿投资在半工艺上。

 

    另一方面,随着技术选项增多,厂商也不再一味朝新工艺迈进。例如三星电子(Samsung Electronics)、意法半导体(STMicroelectronics)、法国电子资讯技术实验室CEA-Leti与GlobalFoundries都支持FD-SOI技术。

 

   评论认为,FD-SOI在16/14纳米以后是否仍具竞争力仍有疑问,因为届时微影技术为何是关键,至于GlobalFoundries则倾向10纳米平面FD-SOI,希望省略双重曝光及FinFET需要。

 

    但eSilicon则持保守态度,指出FD-SOI出货量多寡与技术蓝图尚未明朗,即使市场有许多选项是好事,但目前FD-SOI并未取代FinFET。不过,市场也有其他避险策略,例如采用2.5D与扇出型(fan-out),其中台积电推出InFo已稳定获得采用。

 

    另外,海思(Hisilicon)、日月光与迈威尔(Marvell)已开发商用实作2.5D芯片,华为、IBM与超威(AMD)则负责销售。因此,Arteris认为,市场最终将走向3D,让封装厂地位更为重要。

 

    即便如此,企业认为一旦问题获得解决后,成本会开始下降,GlobalFoundries便认为,2.5D可应用市场有3种,包括将大晶粒细分为小部位来提高良率、设法将封装内芯片或模组功能最大化以及将芯片细分成为独立部位并由中介层连接,目前迈威尔、日月光与Tezzaron则采用第二种技术。

 

    评论指出,不管是环绕式闸极FET、纳米线场效电晶体、2.5D、full 3D-IC、积层型三维积体电路(Monolithic 3D-IC)或扇出等不同技术,主要晶圆厂都已预备好准备采用,包括三星与GlobalFoundries采用FD-SOI,封测厂则瞄准最先进封测技术。

 

随着厂商不断研究精进,届时市场自然会出现新一代技术,企业认为何者能降低成本,是决定能否胜出的关键因素。

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